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1. 簡單的JITTER 抖動.......
根據(jù)國外朋友的測試資料，2706 I2S輸出的抖動高達(dá)3Kps~，而他們同時測量了另一臺CD的光纖輸出，經(jīng)過8414解調(diào)之后，卻只有167ps，我們可能會懷疑是那顆12MHZ的晶體的問題，老外也做了測試，結(jié)果沒有太大變化。
做過DAC的都知道，8414里面有個PLL，可以根據(jù)SPDIF來還原主時鐘MCK，而SPDIF信號則是由源信號時鐘提供參考的。
換句話說，源信號的時鐘決定了一切。雖然有人在8414那里加個振晶，不過我個人測試結(jié)果發(fā)現(xiàn)其后果很嚴(yán)重，副作用極大，
首先帶來的異步問題就很嚴(yán)重了，稍好的可能聲音有點(diǎn)差異，差點(diǎn)的時不時來個爆音，最差的可能全部都爆~
其實時鐘還原不是這么用的，只是信號取錯了地方，不應(yīng)該是單獨(dú)加一個，而是應(yīng)該從CD的MCK那里引一條時鐘線出來供給（注意驅(qū)動力的問題，推薦加多一級26C31或74VHC/LS04）
此外還有CPLD的抖動，我朋友做過測試，大概在300-1000ps左右，這個和代碼有關(guān)，用他來做解調(diào)和調(diào)制的話，很大程度上依靠代碼的效率，所以我還是推薦使用8420（收發(fā)一體，我就是用這個），8406，8414這些容易買到的片子做解調(diào)和調(diào)制
2. ASRC 升頻.........
這個東西可以回避抖動的問題，即使加了異步的時鐘，也不會導(dǎo)致破音，因為他是根據(jù)一段數(shù)據(jù)進(jìn)行重新采樣的，好比緩存了一段足夠得信號，根據(jù)ASRC的新時鐘信號，對這段信號進(jìn)行重新采樣，所以不會導(dǎo)致破音。
這個東西和OS-DF有個本質(zhì)的區(qū)別，不過DF部分大體是形同的，只是OS-DF的DF部分設(shè)計得更為優(yōu)秀，這個從AD1896和DF1704上面比較就可以知道，即便ASRC的DF和頂級的PCM1794里的DF比，那ASRC也是小兒科的類型，但是這個并不重要，他們之間有個加成的關(guān)系，也就是說ASRC的DF和OS-DF或DAC里的DF會有疊加效果。
所謂的不同就是OS部分，OS是通過插入?yún)^(qū)間來完成的，假如某2點(diǎn)為A-B，OS 4X 就是 AB-AB-AB-AB，8X就是AB-AB-AB-AB-AB-AB-AB-AB,他本質(zhì)上是沒有變化的，而且最重要的是，他是依靠主時鐘分頻來完成插入，所以當(dāng)主時鐘出現(xiàn)異步時，就會導(dǎo)致OS的工作不正常。
有人說179X的聲音都一樣衰，其實主要就是DF的問題，當(dāng)OS越高的時候，抖動越低越好。人們又個誤解，說NOS比OS抗抖動，其實是錯的，NOS是因為頻率低，才對抖動不嚴(yán)格的，OS的話，頻率X8，原本100ps的，OS后就可能造成誤差的幾率就大大增加了....
解決方法有兩種，ASRC或2nd PLL,前者上面已經(jīng)說過了，后者純粹是為了把MCK的抖動降到最低而設(shè)計的（見飛豬的貼）。
用ASRC的話，把48升頻到192，聲音或許有差異，但是他把信號抬高到了192，DAC只需要進(jìn)行2倍或不進(jìn)行OS處理，這樣的話，抖動大小完全依靠ASRC的新時鐘的性能，所以時鐘比較近，切抖動比較小的ASRC就可以部分回避抖動的問題。
完全回避的話，那就是2ndPLL，但是這個東西業(yè)余條件下不容易做好，高頻數(shù)字電路需要考慮的東西太多了，而且元件也必須用最恰當(dāng)?shù)脑?，調(diào)試也是一道鬼門關(guān)。
源信號的抖動
這里要提及一下74片子，下面要用到，HC的抖動大約在5ps以內(nèi)，AHC/VHC/LS則是3ps以內(nèi)，F(xiàn)則更小0.5-1ps。
（F和LS是TTL電平）
首先是因為他們的工作頻率上限的原因，其他工藝和設(shè)計方向（頻率上限）也有關(guān)系，所以就算用HC04做驅(qū)動，也不需要太在意，特別是SPDIF單線信號的，如果是I2S這種帶時鐘線的，推薦還是用VHC/AHC這些超高速的。
開頭提到的2707的抖動高達(dá)3K，假如我們在這里用分頻器把它抖動降到100-200的話（2707用即使PLL生成了比較穩(wěn)的主時鐘，BCK和WS之間也無法解決，不過肯定要比原來的好......這個是100%確定），或許PC-HIFI真的會到來。
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回帖："把48升頻到192，聲音或許有差異"
固然對高比特高采樣的數(shù)碼母帶有優(yōu)勢,但網(wǎng)上大部分還是44.4k的cd轉(zhuǎn)壓成的ape,對于這部分升頻后處理聲音會影響大否.
卡答貼：差異不會很大............估計也只是聽?wèi)T那首歌的人才會懂~~~~
無論是SRC還是ASRC，都是經(jīng)過重新采樣的.......但是非整數(shù)倍下的變化肯定會大過整數(shù)倍下的變化
簡單的說44.1轉(zhuǎn)192的各個方面肯定不如48轉(zhuǎn)192的........
但是差別也只有一丁點(diǎn)，打比方的話，就是24 44.1轉(zhuǎn)24 192 會損失半位到一位的精度~只有23~23.5 bit192
不過這個是微乎極微的， 因為我們DIY的機(jī)器，光是電源的噪聲就可以把DAC的性能限制在22bit以下.........
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回帖：既然：44.1轉(zhuǎn)192的各個方面肯定不如48轉(zhuǎn)192的........
那如果采用2nd pll+SRC的方案（挺復(fù)雜的了），和采用TXCO+ASRC方案，哪一個更值得一試呢？
卡答貼：2nd pll+SRC ！ 和ASRC差別只有兩點(diǎn)
1. 前者各方面都更好
2. 前者各方面都更麻煩
SRC的DF和 DF或DAC的DF 效果可以加成............
簡單的說，8420+1541鐵定超7220+1541
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卡：不要相信那些振晶........
高精度的還是找廠家的代理要，既然用到那么高精度的了，也不在乎那些錢了。
在我這里，15ppm的和2ppm的都有（網(wǎng)上買的），沒有啥子差別，而且PPM是代表什么數(shù)值的單位也沒說.....
與其最求那么準(zhǔn)的，還不如追求好的
用ASRC的廠家都是這樣想的........既然我無法同步，那么我就異步~~~~~
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卡：搞了那么久，又發(fā)現(xiàn)新花招
以后看這里就行了，第一頁的不用看了，我自己也不記得寫了什么。
首先我還是解釋下I2S的三條線和時鐘線的作用
LRCK，也就是WS，除了劃分左右通道外，還作為使能信號控制輸出點(diǎn)信號。
BCK，主要是給接收元件一個觸發(fā)，可以是邊沿觸發(fā)也可以是電平觸發(fā)。
DATA，串行信號
MCK，也叫SCLK，系統(tǒng)時鐘，一般是WS的128，256，384，512倍，主要用于數(shù)字信號的處理
好了，除開MCK不看，我們來看下BCK和DATA的關(guān)系：
在邊緣觸發(fā)或電平觸發(fā)的時候，只要正對住所需要的信號值就可以了，為了符合要求，一般是1個BCK周期對應(yīng)一個信號值，所以無論你是上升或下降沿觸發(fā)或高或低電平觸發(fā)，都可以讀出有效制。因為相對觸發(fā)瞬間來說，信號值是比較長的一段時間，所以正確的讀出來是很簡單的，況且BCK和DATA都是對應(yīng)的。
對于WS來說，則比較重要了，假設(shè)我們已經(jīng)讀出了正確值，現(xiàn)在就等WS使能輸出信號了，WDCK信號的LE也是如此，只是WDCK信號的LE不用區(qū)分左和右聲道，他們的左右聲道是分開的。如果說WS的信號只是稍微比實際的延遲一點(diǎn)還好說，基本問題不大。但是主要問題在于他的脈寬變化，攙雜了其他的信號，使得信號的邊沿變化，會造成讀取設(shè)備的使能位置變化不定，假設(shè)占空比由在±3%之內(nèi)變化，那么輸出使能的時間也將影響那一段輸出信號存在時間的長短，最終就會使引起線形失真。
對于NOS來說，幾百PS的抖動根本不成問題：1.自身失真可以掩蓋，2.信號噪音也可以掩蓋，3.頻率低，WS占空比變化不大，而對于OS來說，這里又引出一個MCK系統(tǒng)時鐘的問題。
假設(shè)我的MCK有200ps的占空比抖動，因為有PLL的緣故，我的WS也不會太高，對于44100HZ的信號來說，3200PS的抖動也不過是4.8E-5的占空比變化，很微不足道。
但是對于ASRC和DF來說，他們輸出的信號是由MCK分頻得來的，所以MCK的抖動會對分頻得到的WS或LE有一定程度的影響，同樣是3200PS的抖動，卻有1.5%的變化，相對來說就比較大了，如果我告訴你，一般DF輸出的是8X，ASRC輸出的是4X，那么占空比變化則依然有1.22%和0.82%的占空比變化。
所幸的是，現(xiàn)在的接收片子，只要是主流，基本都在250以下，偶爾也見250-600的，但那也比3200小好多。
所以，只要讓MCK的抖動能降下來，有相對穩(wěn)定的占空比，就好了，不必苛求其他幾個信號的同步。
比起走線引起的抖動來說，時鐘生成器的頻偏和鎖相環(huán)的處理顯得更為重要。CD機(jī)如果用了不夠自重的垃圾
晶體，那么造成時間上的變化，就越發(fā)顯著，和磁帶一樣，快則亮，慢則暗，雖然500ppm的變化不會相磁帶一樣，但是也會造成輸出信號的變化，波形也會變化。而不良的鎖相環(huán)也會導(dǎo)致占空比變化異常，高頻顯著變化。
現(xiàn)在的接收芯片，PLL大多是對<100khz進(jìn)行優(yōu)化的，比如CS841696K可以低達(dá)45PS,48K也才122，但192K卻高達(dá)2XX，如果不優(yōu)化，那么48K更是高達(dá)500PS，和YM3613無異，而新片CS8422自帶ASRC，卻沒有優(yōu)化PLL，其代價就是高達(dá)200PS的抖動（非平衡下500PS）。
除了RCVCO的，也有用外置晶體的WM8804，8805，這個就更考設(shè)置了，雖說也可以達(dá)到50PS的低抖動，但是默認(rèn)卻是關(guān)閉192K接收的，很難讓人不懷疑他在192KHZ下抖動是否也和CS8416差不多。
這一切都是廠家在作祟，我們可以做的，就是為了那幾個PS奮斗，比如一個好的電源，可以讓9001的抖動降到39ps，而一個不好的電源，則可以讓9001的抖動加大1000倍.......當(dāng)你懷疑模擬部分的時候，是不是先把數(shù)字部分的電源搞好呢？
當(dāng)然，如果你用了抖動清除技術(shù)也是可以降低5-8的，而前提是你還是需要好電源以及穩(wěn)定的晶振。
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