愛華網(wǎng)阻抗匹配
阻抗匹配是指在能量傳輸時，要求負載阻抗要和傳輸線的特征阻抗相等，此時的傳輸不會產(chǎn)生反射，這表明所有能量都被負載吸收了。反之則在傳輸中有能量損失。在高速PCB設(shè)計中，阻抗的匹配與否關(guān)系到信號的質(zhì)量優(yōu)劣。
PCB走線什么時候需要做阻抗匹配？
不主要看頻率，而關(guān)鍵是看信號的邊沿陡峭程度，即信號的上升/下降時間，一般認為如果信號的上升/下降時間（按10%～90%計）小于6倍導線延時，就是高速信號，必須注意阻抗匹配的問題。導線延時一般取值為150ps/inch。
特征阻抗
信號沿傳輸線傳播過程當中，如果傳輸線上各處具有一致的信號傳播速度，并且單位長度上的電容也一樣，那么信號在傳播過程中總是看到完全一致的瞬間阻抗。由于在整個傳輸線上阻抗維持恒定不變，我們給出一個特定的名稱，來表示特定的傳輸線的這種特征或者是特性，稱之為該傳輸線的特征阻抗。特征阻抗是指信號沿傳輸線傳播時，信號看到的瞬間阻抗的值。特征阻抗與PCB導線所在的板層、PCB所用的材質(zhì)（介電常數(shù)）、走線寬度、導線與平面的距離等因素有關(guān)，與走線長度無關(guān)。特征阻抗可以使用軟件計算。高速PCB布線中，一般把數(shù)字信號的走線阻抗設(shè)計為50歐姆，這是個大約的數(shù)字。一般規(guī)定同軸電纜基帶50歐姆，頻帶75歐姆，對絞線（差分）為100歐姆。
常見阻抗匹配的方式
1、串聯(lián)終端匹配
在信號源端阻抗低于傳輸線特征阻抗的條件下，在信號的源端和傳輸線之間串接一個電阻R，使源端的輸出阻抗與傳輸線的特征阻抗相匹配，抑制從負載端反射回來的信號發(fā)生再次反射。
匹配電阻選擇原則：匹配電阻值與驅(qū)動器的輸出阻抗之和等于傳輸線的特征阻抗。常見的CMOS和TTL驅(qū)動器，其輸出阻抗會隨信號的電平大小變化而變化。因此，對TTL或CMOS電路來說，不可能有十分正確的匹配電阻，只能折中考慮。鏈狀拓撲結(jié)構(gòu)的信號網(wǎng)路不適合使用串聯(lián)終端匹配，所有的負載必須接到傳輸線的末端。
串聯(lián)匹配是最常用的終端匹配方法。它的優(yōu)點是功耗小，不會給驅(qū)動器帶來額外的直流負載，也不會在信號和地之間引入額外的阻抗，而且只需要一個電阻元件。
常見應(yīng)用：一般的CMOS、TTL電路的阻抗匹配。USB信號也采樣這種方法做阻抗匹配。
2、并聯(lián)終端匹配
在信號源端阻抗很小的情況下，通過增加并聯(lián)電阻使負載端輸入阻抗與傳輸線的特征阻抗相匹配，達到消除負載端反射的目的。實現(xiàn)形式分為單電阻和雙電阻兩種形式。
匹配電阻選擇原則：在芯片的輸入阻抗很高的情況下，對單電阻形式來說，負載端的并聯(lián)電阻值必須與傳輸線的特征阻抗相近或相等；對雙電阻形式來說，每個并聯(lián)電阻值為傳輸線特征阻抗的兩倍。
并聯(lián)終端匹配優(yōu)點是簡單易行，顯而易見的缺點是會帶來直流功耗：單電阻方式的直流功耗與信號的占空比緊密相關(guān)；雙電阻方式則無論信號是高電平還是低電平都有直流功耗，但電流比單電阻方式少一半。
常見應(yīng)用：以高速信號應(yīng)用較多。
（1）DDR、DDR2等SSTL驅(qū)動器。采用單電阻形式，并聯(lián)到VTT（一般為IOVDD的一半）。其中DDR2數(shù)據(jù)信號的并聯(lián)匹配電阻是內(nèi)置在芯片中的。
（2）TMDS等高速串行數(shù)據(jù)接口。采用單電阻形式，在接收設(shè)備端并聯(lián)到IOVDD，單端阻抗為50歐姆（差分對間為100歐姆）。
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怎樣理解阻抗匹配?
阻抗匹配是指信號源或者傳輸線跟負載之間的一種合適的搭配方式。阻抗匹配分為低頻和高頻兩種情況討論。
我們先從直流電壓源驅(qū)動一個負載入手。由于實際的電壓源，總是有內(nèi)阻的(請參看輸出阻抗一問)，我們可以把一個實際電壓源，等效成一個理想的電壓源跟一個電阻r串聯(lián)的模型。假設(shè)負載電阻為R，電源電動勢為U，內(nèi)阻為r，那么我們可以計算出流過電阻R的電流為：I=U/(R+r)，可以看出，負載電阻R越小，則輸出電流越大。負載R上的電壓為：Uo=IR=U*[1+(r/R)]，可以看出，負載電阻R越大，則輸出電壓Uo越高。再來計算一下電阻R消耗的功率為：
P=I*I*R=[U/(R+r)]*[U/(R+r)]*R=U*U*R/(R*R+2*R*r+r*r)
=U*U*R/[(R-r)*(R-r)+4*R*r]
=U*U/{[(R-r)*(R-r)/R]+4*r}
對于一個給定的信號源，其內(nèi)阻r是固定的，而負載電阻R則是由我們來選擇的。注意式中[(R-r)*(R-r)/R]，當R=r時，[(R-r)*(R-r)/R]可取得最小值0，這時負載電阻R上可獲得最大輸出功率Pmax=U*U/(4*r)。即，當負載電阻跟信號源內(nèi)阻相等時，負載可獲得最大輸出功率，這就是我們常說的阻抗匹配之一。對于純電阻電路，此結(jié)論同樣適用于低頻電路及高頻電路。當交流電路中含有容性或感性阻抗時，結(jié)論有所改變，就是需要信號源與負載阻抗的的實部相等，虛部互為相反數(shù)，這叫做共厄匹配。在低頻電路中，我們一般不考慮傳輸線的匹配問題，只考慮信號源跟負載之間的情況，因為低頻信號的波長相對于傳輸線來說很長，傳輸線可以看成是“短線”，反射可以不考慮(可以這么理解：因為線短，即使反射回來，跟原信號還是一樣的)。從以上分析我們可以得出結(jié)論：如果我們需要輸出電流大，則選擇小的負載R;如果我們需要輸出電壓大，則選擇大的負載R;如果我們需要輸出功率最大，則選擇跟信號源內(nèi)阻匹配的電阻R。有時阻抗不匹配還有另外一層意思，例如一些儀器輸出端是在特定的負載條件下設(shè)計的，如果負載條件改變了，則可能達不到原來的性能，這時我們也會叫做阻抗失配。
在高頻電路中，我們還必須考慮反射的問題。當信號的頻率很高時，則信號的波長就很短，當波長短得跟傳輸線長度可以比擬時，反射信號疊加在原信號上將會改變原信號的形狀。如果傳輸線的特征阻抗跟負載阻抗不匹配(相等)時，在負載端就會產(chǎn)生反射。為什么阻抗不匹配時會產(chǎn)生反射以及特征阻抗的求解方法，牽涉到二階偏微分方程的求解，在這里我們不細說了，有興趣的可參看電磁場與微波方面書籍中的傳輸線理論。傳輸線的特征阻抗(也叫做特性阻抗)是由傳輸線的結(jié)構(gòu)以及材料決定的，而與傳輸線的長度，以及信號的幅度、頻率等均無關(guān)。例如，常用的閉路電視同軸電纜特性阻抗為75歐，而一些射頻設(shè)備上則常用特征阻抗為50歐的同軸電纜。另外還有一種常見的傳輸線是特性阻抗為300歐的扁平平行線，這在農(nóng)村使用的電視天線架上比較常見，用來做八木天線的饋線。因為電視機的射頻輸入端輸入阻抗為75歐，所以300歐的饋線將與其不能匹配。實際中是如何解決這個問題的呢?不知道大家有沒有留意到，電視機的附件中，有一個300歐到75歐的阻抗轉(zhuǎn)換器(一個塑料包裝的，一端有一個圓形的插頭的那個東東，大概有兩個大拇指那么大的)?它里面其實就是一個傳輸線變壓器，將300歐的阻抗，變換成75歐的，這樣就可以匹配起來了。這里需要強調(diào)一點的是，特性阻抗跟我們通常理解的電阻不是一個概念，它與傳輸線的長度無關(guān)，也不能通過使用歐姆表來測量。為了不產(chǎn)生反射，負載阻抗跟傳輸線的特征阻抗應(yīng)該相等，這就是傳輸線的阻抗匹配。如果阻抗不匹配會有什么不良后果呢?如果不匹配，則會形成反射，能量傳遞不過去，降低效率;會在傳輸線上形成駐波(簡單的理解，就是有些地方信號強，有些地方信號弱)，導致傳輸線的有效功率容量降低;功率發(fā)射不出去，甚至會損壞發(fā)射設(shè)備。如果是電路板上的高速信號線與負載阻抗不匹配時，會產(chǎn)生震蕩，輻射干擾等。
當阻抗不匹配時，有哪些辦法讓它匹配呢?第一，可以考慮使用變壓器來做阻抗轉(zhuǎn)換，就像上面所說的電視機中的那個例子那樣。第二，可以考慮使用串聯(lián)/并聯(lián)電容或電感的辦法，這在調(diào)試射頻電路時常使用。第三，可以考慮使用串聯(lián)/并聯(lián) 電阻的辦法。一些驅(qū)動器的阻抗比較低，可以串聯(lián)一個合適的電阻來跟傳輸線匹配，例如高速信號線，有時會串聯(lián)一個幾十歐的電阻。而一些接收器的輸入阻抗則比較高，可以使用并聯(lián)電阻的方法，來跟傳輸線匹配，例如，485總線接收器，常在數(shù)據(jù)線終端并聯(lián)120歐的匹配電阻。
為了幫助大家理解阻抗不匹配時的反射問題，我來舉兩個例子：假設(shè)你在練習拳擊——打沙包。如果是一個重量合適的、硬度合適的沙包，你打上去會感覺很舒服。但是，如果哪一天我把沙包做了手腳，例如，里面換成了鐵沙，你還是用以前的力打上去，你的手可能就會受不了了——這就是負載過重的情況，會產(chǎn)生很大的反彈力。相反，如果我把里面換成了很輕很輕的東西，你一出拳，則可能會撲空，手也可能會受不了——這就是負載過輕的情況。另一個例子，不知道大家有沒有過這樣的經(jīng)歷：就是看不清樓梯時上/下樓梯，當你以為還有樓梯時，就會出現(xiàn)“負載不匹配”這樣的感覺了。當然，也許這樣的例子不太恰當，但我們可以拿它來理解負載不匹配時的反射情況。
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作者：老楊(武漢)
由于普通的傳輸線阻抗Z0通常在50Ω左右，而負載阻抗通常在幾千歐姆到幾十千歐姆。因此，在負載端實現(xiàn)阻抗匹配比較困難。然而，由于信號源端(輸出)阻抗通常比較小，大致為十幾歐姆。因此在源端實現(xiàn)阻抗匹配要容易的多。如果在負載端并接電阻，電阻會吸收部分信號對傳輸不利(我的理解).
當選擇TTL/CMOS標準24mA驅(qū)動電流時，其輸出阻抗大致為13Ω。若傳輸線阻抗Z0=50Ω，那么應(yīng)該加一個33Ω的源端匹配電阻。13Ω+33Ω=46Ω(近似于50Ω，弱的欠阻尼有助于信號的setup時間)
當選擇其他傳輸標準和驅(qū)動電流時，匹配阻抗會有差異。在高速的邏輯和電路設(shè)計時，對一些關(guān)鍵的信號，如時鐘、控制信號等，我們建議一定要加源端匹配電阻。
這樣接了信號還會從負載端反射回來，因為源端阻抗匹配，反射回來的信號不會再反射回去。
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書上說： 當 RL == R0 時 ，RL上可以得到最大功率， 但從電源效率考慮，這時負載RL 的效率只有 50% 呀(R0效率 占另外的50%對吧) ，在實際的電路設(shè)計中時必須做到阻抗匹配嗎??要是這樣的話那 對電源的利用率不是太小了莫??
我說的對嗎
大家的看法是怎樣的??
作者 IC921
不同場合的“匹配”要求不一樣
如果要求電源使用效率高，阻抗應(yīng)該盡量小---此處的關(guān)鍵要求是耗電所做出的功。
如果要求發(fā)出功率高，如題----此處的關(guān)鍵是負載獲得功率要盡量大。
如果是高頻傳輸線，要求不能有反射，則線路阻抗(阻性)和終端阻抗相等(阻性)----此處的關(guān)鍵目標是不能有或盡量減少反射。
如果是放大器，往往要求不影響源---此時特別要求低輸入電流(輸入阻抗盡量大)
你看看還有什么?提出來大家集中認識一下。我想偏離了上述環(huán)境要求，無從談起“匹配”是何物。
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高速信號有效的建立保持窗口比較小，要讓數(shù)據(jù)和控制信號都落在有效窗口內(nèi)，數(shù)據(jù)、時鐘或數(shù)據(jù)之間、控制信號之間的走線長度差異就很小。具體允許的偏差可以通過計算時延來得到。
其實一般來說，時序邏輯信號要滿足建立時間和保持時間并有一定的余量。只要滿足這個條件，信號是可以不嚴格等長的。然而，實際情況是，對于高速信號來說（例如DDR2、DDR3、FSB），在設(shè)計的時候是無法知道時序是否滿足建立時間和保持時間要求（影響因素太多，包括芯片內(nèi)部走線和容性負載造成的延時差別都要考慮，很難通過計算估算出實際值），必須在芯片內(nèi)部設(shè)置可控延時器件（通過寄存器控制延時），然后掃描寄存器的值來嘗試各種延時，并通過觀察信號（直接看波形，測量建立保持時間）來確定延時的值使其滿足建立時間和保持時間要求。不過同一類信號一般只對其中一根或幾根信號線來做這種觀察，為了使所有信號都滿足時序要求，只好規(guī)定同一類信號走線全部嚴格等長。
上面說的是高速并行信號。對于高速的串行信號，如果是帶時鐘的，時鐘和串行數(shù)據(jù)也必須滿足建立保持時間要求，所以也要控制好長度。
有些高速串行信號雖然帶時鐘，但這個時鐘不是用來鎖存數(shù)據(jù)而是一個頻率較低的參考時鐘，那么數(shù)據(jù)和時鐘以及多個通道之間的數(shù)據(jù)的skew就可以寬松很多，不用嚴格等長，因為接收芯片是能夠正確找出每個通道的起始位并且把參考時鐘經(jīng)過PLL倍頻和相移來鎖存數(shù)據(jù)的。例如TMDS信號，串行數(shù)據(jù)的差分對之間要嚴格等長，但數(shù)據(jù)之間的skew放寬到+/-20%的時鐘周期。不過為了避免不必要的問題，一般來說像TMDS、PCI-E這些串行信號，通道間一般也要做等長，不過允許的偏差可以比較大，例如200ps以上。
至于低速信號，其建立保持窗口一般在ns級以上，這樣就沒必要做長度控制了，因為無論布線怎么差也很難搞出ns級的skew。
