愛(ài)華網(wǎng)圖1－1：常用邏輯系列器件
TTL：Transistor-Transistor Logic
CMOS：Complementary Metal Oxide Semicondutor
LVTTL：Low Voltage TTL
LVCMOS：Low Voltage CMOS
ECL：Emitter Coupled Logic，
PECL：Pseudo/Positive Emitter Coupled Logic
LVDS：Low Voltage Differential Signaling
GTL：Gunning Transceiver Logic
BTL： Backplane Transceiver Logic
ETL： enhanced transceiver logic
GTLP：Gunning Transceiver Logic Plus
TI的邏輯器件系列有：74、74HC、74AC、74LVC、74LVT等
S - Schottky Logic
LS - Low-Power Schottky Logic
CD4000 - CMOS Logic 4000
AS - Advanced Schottky Logic
74F - Fast Logic
ALS - Advanced Low-Power Schottky Logic
HC/HCT - High-Speed CMOS Logic
BCT - BiCMOS Technology
AC/ACT - Advanced CMOS Logic
FCT - Fast CMOS Technology
ABT - Advanced BiCMOS Technology
LVT - Low-Voltage BiCMOS Technology
LVC - Low Voltage CMOS Technology
LV - Low-Voltage
CBT - Crossbar Technology
ALVC - Advanced Low-Voltage CMOS Technology
AHC/AHCT - Advanced High-Speed CMOS
CBTLV - Low-Voltage Crossbar Technology
ALVT - Advanced Low-Voltage BiCMOS Technology
AVC - Advanced Very-Low-Voltage CMOS Logic
TTL器件和CMOS器件的邏輯電平
：邏輯電平的一些概念
要了解邏輯電平的內(nèi)容，首先要知道以下幾個(gè)概念的含義：
1：輸入高電平（Vih）： 保證邏輯門(mén)的輸入為高電平時(shí)所允許的最小輸入高電平，當(dāng)輸入電平高于Vih時(shí)，則認(rèn)為輸入電平為高電平。
2：輸入低電平（Vil）：保證邏輯門(mén)的輸入為低電平時(shí)所允許的最大輸入低電平，當(dāng)輸入電平低于Vil時(shí)，則認(rèn)為輸入電平為低電平。
3：輸出高電平（Voh）：保證邏輯門(mén)的輸出為高電平時(shí)的輸出電平的最小值，邏輯門(mén)的輸出為高電平時(shí)的電平值都必須大于此Voh。
4：輸出低電平（Vol）：保證邏輯門(mén)的輸出為低電平時(shí)的輸出電平的最大值，邏輯門(mén)的輸出為低電平時(shí)的電平值都必須小于此Vol。
5：閥值電平(Vt)： 數(shù)字電路芯片都存在一個(gè)閾值電平，就是電路剛剛勉強(qiáng)能翻轉(zhuǎn)動(dòng)作時(shí)的電平。它是一個(gè)界于Vil、Vih之間的電壓值，對(duì)于CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩(wěn)定的輸出，則必須要求輸入高電平> Vih，輸入低電平<Vil，而如果輸入電平在閾值上下，也就是Vil～Vih這個(gè)區(qū)域，電路的輸出會(huì)處于不穩(wěn)定狀態(tài)。
對(duì)于一般的邏輯電平，以上參數(shù)的關(guān)系如下：
Voh > Vih > Vt > Vil > Vol。
6：Ioh：邏輯門(mén)輸出為高電平時(shí)的負(fù)載電流（為拉電流）。
7：Iol：邏輯門(mén)輸出為低電平時(shí)的負(fù)載電流（為灌電流）。
8：Iih：邏輯門(mén)輸入為高電平時(shí)的電流（為灌電流）。
9：Iil：邏輯門(mén)輸入為低電平時(shí)的電流（為拉電流）。
門(mén)電路輸出極在集成單元內(nèi)不接負(fù)載電阻而直接引出作為輸出端，這種形式的門(mén)稱為開(kāi)路門(mén)。開(kāi)路的TTL、CMOS、ECL門(mén)分別稱為集電極開(kāi)路（OC）、漏極開(kāi)路（OD）、發(fā)射極開(kāi)路（OE），使用時(shí)應(yīng)審查是否接上拉電阻（OC、OD門(mén)）或下拉電阻（OE門(mén)），以及電阻阻值是否合適。對(duì)于集電極開(kāi)路（OC）門(mén)，其上拉電阻阻值RL應(yīng)滿足下面條件：
（1）： RL < （VCC－Voh）/（n*Ioh＋m*Iih）
（2）：RL > （VCC－Vol）/（Iol＋m*Iil）
其中n：線與的開(kāi)路門(mén)數(shù)；m：被驅(qū)動(dòng)的輸入端數(shù)。
：常用的邏輯電平
·邏輯電平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。
·其中TTL和CMOS的邏輯電平按典型電壓可分為四類(lèi)：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。
·5V TTL和5V CMOS邏輯電平是通用的邏輯電平。
·3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為L(zhǎng)VTTL電平。
·低電壓的邏輯電平還有2.5V和1.8V兩種。
·ECL/PECL和LVDS是差分輸入輸出。
·RS-422/485和RS-232是串口的接口標(biāo)準(zhǔn)，RS-422/485是差分輸入輸出，RS-232是單端輸入輸出。
TTL和CMOS的邏輯電平關(guān)系
圖2－1：TTL和CMOS的邏輯電平圖
上圖為5V TTL邏輯電平、5V CMOS邏輯電平、LVTTL邏輯電平和LVCMOS邏輯電平的示意圖。
5V TTL邏輯電平和5V CMOS邏輯電平是很通用的邏輯電平，注意他們的輸入輸出電平差別較大，在互連時(shí)要特別注意。
另外5V CMOS器件的邏輯電平參數(shù)與供電電壓有一定關(guān)系，一般情況下，Voh≥Vcc-0.2V，Vih≥0.7Vcc；Vol≤0.1V，Vil≤0.3Vcc；噪聲容限較TTL電平高。
JEDEC組織在定義3.3V的邏輯電平標(biāo)準(zhǔn)時(shí)，定義了LVTTL和LVCMOS邏輯電平標(biāo)準(zhǔn)。
LVTTL邏輯電平標(biāo)準(zhǔn)的輸入輸出電平與5V TTL邏輯電平標(biāo)準(zhǔn)的輸入輸出電平很接近，從而給它們之間的互連帶來(lái)了方便。 LVTTL邏輯電平定義的工作電壓范圍是3.0－3.6V。
LVCMOS邏輯電平標(biāo)準(zhǔn)是從5V CMOS邏輯電平關(guān)注移植過(guò)來(lái)的，所以它的Vih、Vil和Voh、Vol與工作電壓有關(guān)，其值如上圖所示。LVCMOS邏輯電平定義的工作電壓范圍是2.7－3.6V。
5V的CMOS邏輯器件工作于3.3V時(shí)，其輸入輸出邏輯電平即為L(zhǎng)VCMOS邏輯電平，它的Vih大約為0.7×VCC＝2.31V左右，由于此電平與LVTTL的Voh（2.4V）之間的電壓差太小，使邏輯器件工作不穩(wěn)定性增加，所以一般不推薦使用5V CMOS器件工作于3.3V電壓的工作方式。由于相同的原因，使用LVCMOS輸入電平參數(shù)的3.3V邏輯器件也很少。
JEDEC組織為了加強(qiáng)在3.3V上各種邏輯器件的互連和3.3V與5V邏輯器件的互連，在參考LVCMOS和LVTTL邏輯電平標(biāo)準(zhǔn)的基礎(chǔ)上，又定義了一種標(biāo)準(zhǔn)，其名稱即為3.3V邏輯電平標(biāo)準(zhǔn)，其參數(shù)如下：
圖2－2：低電壓邏輯電平標(biāo)準(zhǔn)
從上圖可以看出，3.3V邏輯電平標(biāo)準(zhǔn)的參數(shù)其實(shí)和LVTTL邏輯電平標(biāo)準(zhǔn)的參數(shù)差別不大，只是它定義的Vol可以很低（0.2V），另外，它還定義了其Voh最高可以到VCC-0.2V，所以3.3V邏輯電平標(biāo)準(zhǔn)可以包容LVCMOS的輸出電平。在實(shí)際使用當(dāng)中，對(duì)LVTTL標(biāo)準(zhǔn)和3.3V邏輯電平標(biāo)準(zhǔn)并不太區(qū)分，某些地方用LVTTL電平標(biāo)準(zhǔn)來(lái)替代3.3V邏輯電平標(biāo)準(zhǔn)，一般是可以的。
JEDEC組織還定義了2.5V邏輯電平標(biāo)準(zhǔn)，如上圖所示。另外，還有一種2.5V CMOS邏輯電平標(biāo)準(zhǔn)，它與上圖的2.5V邏輯電平標(biāo)準(zhǔn)差別不大，可兼容。
低電壓的邏輯電平還有1.8V、1.5V、1.2V的邏輯電平。
、TTL和CMOS邏輯器件
邏輯器件的分類(lèi)方法有很多，下面以邏輯器件的功能、工藝特點(diǎn)和邏輯電平等方法來(lái)進(jìn)行簡(jiǎn)單描述。
：TTL和CMOS器件的功能分類(lèi)
按功能進(jìn)行劃分，邏輯器件可以大概分為以下幾類(lèi)： 門(mén)電路和反相器、選擇器、譯碼器、計(jì)數(shù)器、寄存器、觸發(fā)器、鎖存器、緩沖驅(qū)動(dòng)器、收發(fā)器、總線開(kāi)關(guān)、背板驅(qū)動(dòng)器等。
1：門(mén)電路和反相器
邏輯門(mén)主要有與門(mén)74X08、與非門(mén)74X00、或門(mén)74X32、或非門(mén)74X02、異或門(mén)74X86、反相器74X04等。
2：選擇器
選擇器主要有2-1、4-1、8-1選擇器74X157、74X153、74X151等。
3： 編/譯碼器
編/譯碼器主要有2/4、3/8和4/16譯碼器74X139、74X138、74X154等。
4：計(jì)數(shù)器
計(jì)數(shù)器主要有同步計(jì)數(shù)器74X161和異步計(jì)數(shù)器74X393等。
5：寄存器
寄存器主要有串-并移位寄存器74X164和并-串寄存器74X165等。
6：觸發(fā)器
觸發(fā)器主要有J-K觸發(fā)器、帶三態(tài)的D觸發(fā)器74X374、不帶三態(tài)的D觸發(fā)器74X74、施密特觸發(fā)器等。
7：鎖存器
鎖存器主要有D型鎖存器74X373、尋址鎖存器74X259等。
8：緩沖驅(qū)動(dòng)器
緩沖驅(qū)動(dòng)器主要有帶反向的緩沖驅(qū)動(dòng)器74X240和不帶反向的緩沖驅(qū)動(dòng)器74X244等。
9：收發(fā)器
收發(fā)器主要有寄存器收發(fā)器74X543、通用收發(fā)器74X245、總線收發(fā)器等。
10：總線開(kāi)關(guān)
總線開(kāi)關(guān)主要包括總線交換和通用總線器件等。
11：背板驅(qū)動(dòng)器
背板驅(qū)動(dòng)器主要包括TTL或LVTTL電平與GTL/GTL+（GTLP）或BTL之間的電平轉(zhuǎn)換器件。
：TTL和CMOS邏輯器件的工藝分類(lèi)特點(diǎn)
按工藝特點(diǎn)進(jìn)行劃分，邏輯器件可以分為Bipolar、CMOS、BiCMOS等工藝，其中包括器件系列有：
Bipolar（雙極）工藝的器件有： TTL、S、LS、AS、F、ALS。
CMOS工藝的器件有： HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、ALVC、AHC、AHCT、CBTLV、AVC、GTLP。
BiCMOS工藝的器件有： BCT、ABT、LVT、ALVT。
：TTL和CMOS邏輯器件的電平分類(lèi)特點(diǎn)
TTL和CMOS的電平主要有以下幾種：5VTTL、5VCMOS（Vih≥0.7*Vcc，Vil≤0.3*Vcc）、3.3V電平、2.5V電平等。
5V的邏輯器件
5V器件包含TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、AHC、ABT等系列器件
3.3V及以下的邏輯器件
包含LV的和V 系列及AHC和AC系列，主要有LV、AHC、AC、ALB、LVC、ALVC、LVT等系列器件。
具體情況可以參考下圖：
圖3－1：TI公司的邏輯器件示例圖
：包含特殊功能的邏輯器件
A．總線保持功能（Bus hold）
由內(nèi)部反饋電路保持輸入端最后的確定狀態(tài)，防止因輸入端浮空的不確定而導(dǎo)致器件振蕩自激損壞；輸入端無(wú)需外接上拉或下拉電阻，節(jié)省PCB空間，降低了器件成本開(kāi)銷(xiāo)和功耗，見(jiàn)圖6－3。ABT、LVT、ALVC、ALVCH、ALVTH、LVC、GTL系列器件有此功能。 命名特征為附加了“H”如：74ABTH16244。
圖3－2：總線保持功能圖 圖3－3：串行阻尼電阻圖
B．串聯(lián)阻尼電阻（series damping resistors）
輸出端加入串聯(lián)阻尼電阻可以限流，有助于降低信號(hào)上沖/下沖噪聲，消除線路振鈴，改善信號(hào)質(zhì)量。如圖6－4所示。具有此特征的ABT、LVC、LVT、ALVC系列器件在命名中加入了“2”或“R”以示區(qū)別，如ABT162245，ALVCHR162245。對(duì)于單向驅(qū)動(dòng)器件，串聯(lián)電阻加在其輸出端，命名如SN74LVC2244；對(duì)于雙向的收發(fā)器件，串聯(lián)電阻加在兩邊的輸出端，命名如SN74LVCR2245。
C．上電/掉電三態(tài)（PU3S，Power up/power down 3-state）
即熱拔插性能。上電/掉電時(shí)器件輸出端為三態(tài)，Vcc閥值為2.1V；應(yīng)用于熱拔插器件/板卡產(chǎn)品，確保拔插狀態(tài)時(shí)輸出數(shù)據(jù)的完整性。多數(shù)ABT、LVC、LVT、LVTH系列器件有此特征。
D．ABT 器件（Advanced BiCMOS Technology）
結(jié)合了CMOS器件(如HC/HCT、LV/LVC、ALVC、AHC/AHCT)的高輸入阻抗特性和雙極性器件(Bipolar，如TTL、LS、AS、ALS)輸出驅(qū)動(dòng)能力強(qiáng)的特點(diǎn)。包括ABT、LVT、ALVT等系列器件，應(yīng)用于低電壓，低靜態(tài)功耗環(huán)境。
E．Vcc/GND對(duì)稱分布
16位Widebus器件的重要特征，對(duì)稱配置引腳，有利于改善噪聲性能。AHC/AHCT、AVT、AC/ACT、CBT、LVT、ALVC、LVC、ALB系列16位Widebus器件有此特征。
F．分離軌器件（Split-rail）
即雙電源器件，具有兩種電源輸入引腳VccA和VccB，可分別接5V或3.3V電源電壓。如ALVC164245、LVC4245等，命名特征為附加了“4”。
邏輯器件的使用指南
1：多余不用輸入管腳的處理
在多數(shù)情況下，集成電路芯片的管腳不會(huì)全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管腳，但實(shí)際上通常不會(huì)全部使用，這樣就會(huì)存在懸空端子。所有數(shù)字邏輯器件的無(wú)用端子必須連接到一個(gè)高電平或低電平，以防止電流漂移（具有總線保持功能的器件無(wú)需處理不用輸入管腳）。究竟上拉還是下拉由實(shí)際器件在何種方式下功耗最低確定。 244、16244經(jīng)測(cè)試在接高電平時(shí)靜態(tài)功耗較小，而接地時(shí)靜態(tài)功耗較大，故建議其無(wú)用端子處理以通過(guò)電阻接電源為好，電阻值推薦為1～10K。
2：選擇板內(nèi)驅(qū)動(dòng)器件的驅(qū)動(dòng)能力，速度，不能盲目追求大驅(qū)動(dòng)能力和高速的器件，應(yīng)該選擇能夠滿足設(shè)計(jì)要求，同時(shí)有一定的余量的器件，這樣可以減少信號(hào)過(guò)沖，改善信號(hào)質(zhì)量。 并且在設(shè)計(jì)時(shí)必須考慮信號(hào)匹配。
3：在對(duì)驅(qū)動(dòng)能力和速度要求較高的場(chǎng)合，如高速總線型信號(hào)線，可使用ABT、LVT系列。板間接口選擇ABT16244/245或LVTH16244/245，并在母板兩端匹配，在不影響速度的條件下與母板接口盡量串阻，以抑制過(guò)沖、保護(hù)器件，典型電阻值為10- 200Ω左右，另外，也可以使用并接二級(jí)管來(lái)進(jìn)行處理，效果也不錯(cuò)，如1N4148等（抗沖擊較好）。
4：在總線達(dá)到產(chǎn)生傳輸線效應(yīng)的長(zhǎng)度后，應(yīng)考慮對(duì)傳輸線進(jìn)行匹配，一般采用的方式有始端匹配、終端匹配等。
始端匹配是在芯片的輸出端串接電阻，目的是防止信號(hào)畸變和地彈反射，特別當(dāng)總線要透過(guò)接插件時(shí)，尤其須做始端匹配。 內(nèi)部帶串聯(lián)阻尼電阻的器件相當(dāng)于始端匹配，由于其阻值固定，無(wú)法根據(jù)實(shí)際情況進(jìn)行調(diào)整，在多數(shù)場(chǎng)合對(duì)于改善信號(hào)質(zhì)量收效不大，故此不建議推薦使用。始端匹配推薦電阻值為10～51 Ω，在實(shí)際使用中可根據(jù)IBIS模型模擬仿真確定其具體值。
由于終端匹配網(wǎng)絡(luò)加重了總線負(fù)載，所以不應(yīng)該因?yàn)槠ヅ涠笲uffer的實(shí)際驅(qū)動(dòng)電流大于驅(qū)動(dòng)器件所能提供的最大Source、Sink電流值。
應(yīng)選擇正確的終端匹配網(wǎng)絡(luò)，使總線即使在沒(méi)有任何驅(qū)動(dòng)源時(shí)，其線電壓仍能保持在穩(wěn)定的高電平。
5：要注意高速驅(qū)動(dòng)器件的電源濾波。如ABT、LVT系列芯片在布線時(shí)，建議在芯片的四組電源引腳附近分別接0.1 μ或0.01 μ電容。
6：可編程器件任何電源引腳、地線引腳均不能懸空；在每個(gè)可編程器件的電源和地間要并接0.1uF的去耦電容，去耦電容盡量靠近電源引腳，并與地形成盡可能小的環(huán)路。
7：收發(fā)總線需有上拉電阻或上下拉電阻，保證總線浮空時(shí)能處于一個(gè)有效電平，以減小功耗和干擾。
8：373/374/273等器件為工作可靠，鎖存時(shí)鐘輸入建議串入10－200歐電阻。
9：時(shí)鐘、復(fù)位等引腳輸入往往要求較高電平，必要時(shí)可上拉電阻。
10：注意不同系列器件是否有帶電插拔功能及應(yīng)用設(shè)計(jì)中的注意事項(xiàng)，在設(shè)計(jì)帶電插拔電路時(shí)請(qǐng)參考公司的《單板帶電插拔設(shè)計(jì)規(guī)范》。
11：注意電平接口的兼容性。 選用器件時(shí)要注意電平信號(hào)類(lèi)型，對(duì)于有不同邏輯電平互連的情況，請(qǐng)遵守本規(guī)范的相應(yīng)的章節(jié)的具體要求。
12： 在器件工作過(guò)程中，為保證器件安全運(yùn)行，器件引腳上的電壓及電流應(yīng)嚴(yán)格控制在器件手冊(cè)指定的范圍內(nèi)。邏輯器件的工作電壓不要超出它所允許的范圍。
13：邏輯器件的輸入信號(hào)不要超過(guò)它所能允許的電壓輸入范圍，不然可能會(huì)導(dǎo)致芯片性能下降甚至損壞邏輯器件。
14：對(duì)開(kāi)關(guān)量輸入應(yīng)串電阻，以避免過(guò)壓損壞。
15：對(duì)于帶有緩沖器的器件不要用于線性電路，如放大器。
、TTL、CMOS器件的互連
：器件的互連總則
在公司產(chǎn)品的某些單板上，有時(shí)需要在某些邏輯電平的器件之間進(jìn)行互連。在不同邏輯電平器件之間進(jìn)行互連時(shí)主要考慮以下幾點(diǎn)：
1：電平關(guān)系，必須保證在各自的電平范圍內(nèi)工作，否則，不能滿足正常邏輯功能，嚴(yán)重時(shí)會(huì)燒毀芯片。
2：驅(qū)動(dòng)能力，必須根據(jù)器件的特性參數(shù)仔細(xì)考慮，計(jì)算和試驗(yàn)，否則很可能造成隱患，在電源波動(dòng)，受到干擾時(shí)系統(tǒng)就會(huì)崩潰。
3：時(shí)延特性，在高速信號(hào)進(jìn)行邏輯電平轉(zhuǎn)換時(shí)，會(huì)帶來(lái)較大的延時(shí)，設(shè)計(jì)時(shí)一定要充分考慮其容限。
4：選用電平轉(zhuǎn)換邏輯芯片時(shí)應(yīng)慎重考慮，反復(fù)對(duì)比。通常邏輯電平轉(zhuǎn)換芯片為通用轉(zhuǎn)換芯片，可靠性高，設(shè)計(jì)方便，簡(jiǎn)化了電路，但對(duì)于具體的設(shè)計(jì)電路一定要考慮以上三種情況，合理選用。
對(duì)于數(shù)字電路來(lái)說(shuō)，各種器件所需的輸入電流、輸出驅(qū)動(dòng)電流不同，為了驅(qū)動(dòng)大電流器件、遠(yuǎn)距離傳輸、同時(shí)驅(qū)動(dòng)多個(gè)器件，都需要審查電流驅(qū)動(dòng)能力：輸出電流應(yīng)大于負(fù)載所需輸入電流；另一方面，TTL、CMOS、ECL等輸入、輸出電平標(biāo)準(zhǔn)不一致，同時(shí)采用上述多種器件時(shí)應(yīng)考慮電平之間的轉(zhuǎn)換問(wèn)題。
我們?cè)陔娐吩O(shè)計(jì)中經(jīng)常遇到不同的邏輯電平之間的互連，不同的互連方法對(duì)電路造成以下影響：
·對(duì)邏輯電平的影響。應(yīng)保證合格的噪聲容限（Vohmin－Vihmin≥0.4V，Vilmax－Volmax ≥0.4V)，并且輸出電壓不超過(guò)輸入電壓允許范圍。
·對(duì)上升/下降時(shí)間的影響。應(yīng)保證Tplh和Tphl滿足電路時(shí)序關(guān)系的要求和EMC的要求。
·對(duì)電壓過(guò)沖的影響。過(guò)沖不應(yīng)超出器件允許電壓絕對(duì)最大值，否則有可能導(dǎo)致器件損壞。
TTL和CMOS的邏輯電平關(guān)系如下圖所示：
圖4－1： TTL和CMOS的邏輯電平關(guān)系圖
圖4－2：低電壓邏輯電平標(biāo)準(zhǔn)
3.3V的邏輯電平標(biāo)準(zhǔn)如前面所述有三種，實(shí)際的3.3V TTL/CMOS邏輯器件的輸入電平參數(shù)一般都使用LVTTL或3.3V邏輯電平標(biāo)準(zhǔn)（一般很少使用LVCMOS輸入電平），輸出電平參數(shù)在小電流負(fù)載時(shí)高低電平可分別接近電源電壓和地電平（類(lèi)似LVCMOS輸出電平），在大電流負(fù)載時(shí)輸出電平參數(shù)則接近LVTTL電平參數(shù)，所以輸出電平參數(shù)也可歸入3.3V邏輯電平，另外，一些公司的手冊(cè)中將其歸納如LVTTL的輸出邏輯電平，也可以。
在下面討論邏輯電平的互連時(shí)，對(duì)3.3V TTL/CMOS的邏輯電平，我們就指的是3.3V邏輯電平或LVTTL邏輯電平。
常用的TTL和CMOS邏輯電平分類(lèi)有：5V TTL、5V CMOS、3.3V TTL/CMOS、3.3V/5V Tol.、和OC/OD門(mén)。
其中：
3.3V/5V Tol.是指輸入是3.3V邏輯電平，但可以忍受5V電壓的信號(hào)輸入。
3.3V TTL/CMOS邏輯電平表示不能輸入5V信號(hào)的邏輯電平，否則會(huì)出問(wèn)題。
注意某些5V的CMOS邏輯器件，它也可以工作于3.3V的電壓，但它與真正的3.3V器件（是LVTTL邏輯電平）不同，比如其VIH是2.31V（＝0.7×3.3V，工作于3.3V）（其實(shí)是LVCMOS邏輯輸入電平），而不是2.0V，因而與真正的3.3V器件互連時(shí)工作不太可靠，使用時(shí)要特別注意，在設(shè)計(jì)時(shí)最好不要采用這類(lèi)工作方式。
值得注意的是有些器件有單獨(dú)的輸入或輸出電壓管腳，此管腳接3.3V的電壓時(shí)，器件的輸入或輸出邏輯電平為3.3V的邏輯電平信號(hào)，而當(dāng)它接5V電壓時(shí)，輸入或輸出的邏輯電平為5V的邏輯電平信號(hào)，此時(shí)應(yīng)該按該管腳上接的電壓的值來(lái)確定輸入和輸出的邏輯電平屬于哪種分類(lèi)。
對(duì)于可編程器件（EPLD和FPGA）的互連也要根據(jù)器件本身的特點(diǎn)并參考本章節(jié)的內(nèi)容進(jìn)行處理。
以上5種邏輯電平類(lèi)型之間的驅(qū)動(dòng)關(guān)系如下表：
輸入
5V TTL 3.3V /5V Tol. 3.3V TTL/CMOS 5V CMOS
輸出 5V TTL √ √ ?/FONT> ?/FONT>
3.3V TTL/CMOS √ √ √ ?/FONT>
5V CMOS √ √ ?/FONT> √
OC/OD 上拉 上拉 上拉 上拉
上表中打鉤（√）的表示邏輯電平直接互連沒(méi)有問(wèn)題，打星號(hào)（?/FONT>）的表示要做特別處理。
對(duì)于打星號(hào)（?/FONT>）的邏輯電平的互連情況，具體見(jiàn)后面說(shuō)明。
一般對(duì)于高邏輯電平驅(qū)動(dòng)低邏輯電平的情況如簡(jiǎn)單處理估計(jì)可以通過(guò)串接10－1K歐的電阻來(lái)實(shí)現(xiàn)，具體阻值可以通過(guò)試驗(yàn)確定，如為可靠起見(jiàn)，可參考后面推薦的接法。
從上表可看出OC/OD輸出加上拉電阻可以驅(qū)動(dòng)所有邏輯電平，5V TTL和3.3V /5V Tol.可以被所有邏輯電平驅(qū)動(dòng)。所以如果您的可編程邏輯器件有富裕的管腳，優(yōu)先使用其OC/OD輸出加上拉電阻實(shí)現(xiàn)邏輯電平轉(zhuǎn)換；其次才用以下專(zhuān)門(mén)的邏輯器件轉(zhuǎn)換。
對(duì)于其他的不能直接互連的邏輯電平，可用下列邏輯器件進(jìn)行處理，詳細(xì)見(jiàn)后面5.2到5.5節(jié)。
TI的AHCT系列器件為5V TTL輸入、5V CMOS輸出。
TI的LVC/LVT系列器件為T(mén)TL/CMOS邏輯電平輸入、3.3V TTL（LVTTL）輸出，也可以用雙軌器件替代。
注意：不是所有的LVC/LVT系列器件都能夠運(yùn)行5V TTL/CMOS輸入，一般只有帶后綴A的和LVCH/LVTH系列的可以，具體可以參考其器件手冊(cè)。
：5V TTL門(mén)作驅(qū)動(dòng)源
·驅(qū)動(dòng)3.3V TTL/CMOS
通過(guò)LVC/LVT系列器件（為T(mén)TL/CMOS邏輯電平輸入，LVTTL邏輯電平輸出）進(jìn)行轉(zhuǎn)換。
·驅(qū)動(dòng)5V CMOS
可以使用上拉5V電阻的方式解決，或者使用AHCT系列器件（為5V TTL輸入、5V CMOS輸出）進(jìn)行轉(zhuǎn)換。
：3.3V TTL/CMOS門(mén)作驅(qū)動(dòng)源
·驅(qū)動(dòng)5V CMOS
使用AHCT系列器件（為5V TTL輸入、5V CMOS輸出）進(jìn)行轉(zhuǎn)換（3.3V TTL電平（LVTTL）與5V TTL電平可以互連）。
：5V CMOS門(mén)作驅(qū)動(dòng)源
·驅(qū)動(dòng)3.3V TTL/CMOS
通過(guò)LVC/LVT器件（輸入是TTL/CMOS邏輯電平，輸出是LVTTL邏輯電平）進(jìn)行轉(zhuǎn)換。
：2.5V CMOS邏輯電平的互連
隨著芯片技術(shù)的發(fā)展，未來(lái)使用2.5V電壓的芯片和邏輯器件也會(huì)越來(lái)越多，這里簡(jiǎn)單談一下2.5V邏輯電平與其他電平的互連，主要是談一下2.5V邏輯電平與3.3V邏輯電平的互連。（注意：對(duì)于某些芯片，由于采用了優(yōu)化設(shè)計(jì)，它的2.5V管腳的邏輯電平可以和3.3V的邏輯電平互連，此時(shí)就不需要再進(jìn)行邏輯電平的轉(zhuǎn)換了。）
1：3.3V TTL/CMOS邏輯電平驅(qū)動(dòng)2.5V CMOS邏輯電平
2.5V的邏輯器件有LV、LVC、AVC、ALVT、ALVC等系列，其中前面四種系列器件工作在2.5V時(shí)可以容忍3.3V的電平信號(hào)輸入，而ALVC不行，所以可以使用LV、LVC、AVC、ALVT系列器件來(lái)進(jìn)行3.3V TTL/CMOS邏輯電平到2.5V CMOS邏輯電平的轉(zhuǎn)換。
2：2.5V CMOS邏輯電平驅(qū)動(dòng)3.3V TTL/CMOS邏輯電平
2.5V CMOS邏輯電平的VOH為2.0V，而3.3V TTL/CMOS的邏輯電平的VIH也為2.0V，所以直接互連的話可能會(huì)出問(wèn)題（除非3.3V的芯片本身的VIH參數(shù)明確降低了）。此時(shí)可以使用雙軌器件SN74LVCC3245A來(lái)進(jìn)行2.5V邏輯電平到3.3V邏輯電平的轉(zhuǎn)換，另外，使用OC/OD們加上拉電阻應(yīng)該也是可以的。
EPLD和FPGA器件的邏輯電平
：概述
首先在選擇可編程邏輯器件時(shí),要找符合你所選用的ASSP的IO標(biāo)準(zhǔn)；其次，你必須考慮的是：目前，隨著系統(tǒng)性能的不斷提高，傳統(tǒng)的TTL、LVTTL、CMOS、LVCMOS等單端接口標(biāo)準(zhǔn)越來(lái)越不能滿足要求，特別是在背板方面。因?yàn)椋@些單端信號(hào)的信號(hào)完整性在系統(tǒng)設(shè)計(jì)時(shí)很難保證，以至于導(dǎo)致系統(tǒng)的不可靠工作。這一點(diǎn)在時(shí)鐘方面尤為重要，因?yàn)椋谕皆O(shè)計(jì)的今天，時(shí)鐘是系統(tǒng)工作的基礎(chǔ)。當(dāng)然，差分信號(hào)是最好的選擇，比如：LVDS、LVPECL等。但是，這些信號(hào)標(biāo)準(zhǔn)一個(gè)通道需要一對(duì)IO_PIN，這在許多應(yīng)用情況下不太劃算。此時(shí)，一些比較容易實(shí)現(xiàn)阻抗匹配的單端信號(hào)標(biāo)準(zhǔn)是較好的選擇，比如：GTL、GTL+等。
：各類(lèi)可編程器件接口電平要求
在設(shè)計(jì)中，若同時(shí)使用了不同工作電壓等級(jí)的多個(gè)可編程器件，要注意它們之間信號(hào)的接口規(guī)范。比如，5V的器件驅(qū)動(dòng)3.3V的器件時(shí)，可能會(huì)出現(xiàn):當(dāng)5V的高電平連到3.3V的輸入時(shí)，由于大部分的CMOS的輸入信號(hào)管腳都有連到電源Vcc的鉗位二極管，大于3.3伏的輸入高電平會(huì)使該鉗位二極管出現(xiàn)問(wèn)題。
事實(shí)上，由于有些系列的可編程器件如XILINX的XC4000XL，XC4000XV，Spartan-XL采用了特殊的技術(shù)，可以避免這種情況的發(fā)生。因此該系列的器件可以在不同工作電壓之間互相連接。
對(duì)于2.5V的器件，由于可以選擇相關(guān)的輸入?yún)⒖茧妷汉洼敵龅碾妷夯鶞?zhǔn)，因此可以通過(guò)相關(guān)的電壓數(shù)值的選取，對(duì)照3.3V的器件來(lái)使用 。
對(duì)于某類(lèi)器件，如ALTERA公司的FLEX10K系列器件，可支持多電壓I/O接口，F(xiàn)LEX10K，F(xiàn)LEX10KA，F(xiàn)LEX10B都可以接不同電源電壓系統(tǒng)。
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